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SDRAM的疑问,急

来源: lixuedong8000 2021-10-30 09:13:45 显示全部楼层 |阅读模式
我用的是K4S560832E-TC(L)75三星的产品,谁有其详细的datasheet,
从网上只找到了一个很短的datasheet,而且还没有时序图.
还有此产品的,行为描述,用于仿真的. 有没有哪位高手有啊!

为了省事,采用的同步逻辑设计的控制器,到板子上测试的时候,发现读取的数据和写入的数据 不一致
有没有哪位遇到过这种问题,给点意见
免责声明:本文由作者自由发布,不代表豆瓜网(211w.com) 观点和立场。
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大神点评9

rewkie 2021-10-30 09:21:21 显示全部楼层
数据的每个bit都不一样还是某些bit不一样?有没有什么规律?是不是bus的delay不一样啊???
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cqm239 2021-10-30 09:30:01 显示全部楼层
学习!!!顶一下!
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lixuedong8000 2021-10-30 09:38:06 显示全部楼层
数据倒不是每一位都不同,比如说AA,变成AB,A8,A2,AE等,
看起来像是bus_delay不一致,但是我采用的同步时序逻辑,应该不会出现这个问题.

问一下:在关闭行的时候,需要做precharge操作,如果这个操作不做的话,会有什么后果,
    下一次active row的时候就不能用了吗
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chenzhao.ee 2021-10-30 09:42:51 显示全部楼层
到三星的网站上找找,资料都有,包括时序信息和仿真模型.
我以前在FPGA上做过SDRAM的控制器也是全同步设计,100M没问题,FPGA是EP2S60****C5的,
你把频率降低尝试一下或者把供给SDRAM的时钟相位调整一下,相对于系统时钟有一个负的相移.
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lgechao 2021-10-30 09:53:45 显示全部楼层
切换访问不同行的时候需要做precharge操作。另外,你可以检查一下所有的时序参数是不是都满足了要求,有些时序参数如果不满足要求,也会导致写或读出的数据出现错误。
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lixuedong8000 2021-10-30 09:57:13 显示全部楼层
到三星的网站上找找,资料都有,包括时序信息和仿真模型.
我以前在FPGA上做过SDRAM的控制器也是全同步设计,100M没问题,FPGA是EP2S60****C5的,
你把频率降低尝试一下或者把供给SDRAM的时钟相位调整一下,相对于系统时钟 ... </blockquote>


调整相位时钟有什么用?!
既然是全同步时钟,为何要调整相位呢?
因为毕竟SDRAM是外接的,所以所说的都是上升沿采数据还是有点差距的吧??!!!
所以最后为满足建立时间要求,将在FPGA里产生的SDRAM的控制信号,用下降沿产生,
这样就出现一个新问题,在同一个设计中出现正负沿同时触发的情况,这样有什么隐含bug呢?
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newfish 2021-10-30 10:05:42 显示全部楼层
切换不同行需要precharge,因为读/写数的时候会影响同行未选中的数据位,precharge实际是读出回写的过程,保证数据不丢失。
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guoyu 2021-10-30 10:10:00 显示全部楼层
别忘记用锁相环加一个xiangyi
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hyj1985 2021-10-30 10:20:35 显示全部楼层
新手,不大懂
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