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verilog代码问题

来源: 小花321 2021-11-28 05:32:23 来自手机 显示全部楼层 |阅读模式
各位大神,想请教一个问题:

在每个时钟CLK上升沿采样,使能信号EN初始为低,输出VREF为低;EN变为高,VREF变为不定态;四个周期后,如果EN还为高,则VREF变成1,如果EN变为低,VREF以后一直保持不定态。
这个逻辑的verilog怎么写??
我写的过程中:使能信号EN初始为低,输出VREF为低如果EN变为低,VREF以后一直保持不定态。这两句出现了矛盾,不知道怎样写才能解决。谢谢!!


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大神点评6

smarthb 2021-11-28 05:45:54 显示全部楼层
你这不是verilog代码,是C语言的表达方式吧,verilog代码不是这么写的.主体代码,简写给lz做个参考:
state0  : begin
                   if( en )  vref
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smarthb 2021-11-28 05:55:27 显示全部楼层
en为高以后,加个计数器,如果计数器的值大于3(从0开始计),再根据en的值决定vref的值
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jinj198908 2021-11-28 06:07:00 显示全部楼层
增加一个标志,在EN上升沿时置1,在这个标志为1时,不判断EN为低的情况
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夏尔 2021-11-28 06:24:04 显示全部楼层
加个counter
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小花321 2021-11-28 06:25:58 显示全部楼层
谢谢你的意见,请问我这样写对吗?我试了下结果还是一样的,如果把最后5行else的内容去掉就对了,因为是边沿触发,这样只写if,不写else应该是保持前面的结果,也不会形成锁存器,应该就没问题了 063502xtastzx89q49akqx.jpg
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zzj0329 2021-11-28 06:40:21 显示全部楼层
用状态机比if else简洁吧
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