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两本学习集成电路器件工艺和Sentaurus使用的中文教材 新人帖
作者:brickisku 2021-11-29 brickisku / 2021-11-29 10:50
2010新书推介【Verilog HDL高级数字设计(第2版)】M D.Ciletti 著【英文清晰 attach_img
作者:benemale 2021-11-29 benemale / 2021-11-29 10:45
VCS 2019 手册 新人帖
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《Digital Design Using VHDL A Systems Approach》
作者:pwang7 2021-11-29 pwang7 / 2021-11-29 03:34
CXL 2.0协议 新人帖
作者:麦林炮娘 2021-11-28 麦林炮娘 / 2021-11-28 23:44
关于使用synopsys CoreTools 一些经验 新人帖
作者:forestimber 2021-11-28 forestimber / 2021-11-28 21:16
USB2.0的IP核(详细verilog源码和文档) 新人帖
作者:whil_rin 2021-11-28 whil_rin / 2021-11-28 21:11
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作者:whil_rin 2021-11-28 whil_rin / 2021-11-28 21:10
计算机原理与设计Verilog HDL版+Computer Principles and Design in Verilo
作者:megaic 2021-11-28 megaic / 2021-11-28 15:50
半导体制造技术-夸克(韩郑生译),经典书籍,PDF格式,且带有书签 新人帖 attach_img
作者:linhaidu 2021-11-28 linhaidu / 2021-11-28 12:53
数字集成电路:电路、系统与设计(第二版) attach_img
作者:zuige2011 2021-11-28 zuige2011 / 2021-11-28 12:45
uvm1.1d(2013年最新版)
作者:supermanqc 2021-11-28 supermanqc / 2021-11-28 11:25
总线协议大合集
作者:jerome555 2021-11-28 jerome555 / 2021-11-28 10:03
《FPGA Prototyping by SystemVerilog Examples》
作者:pwang7 2021-11-28 pwang7 / 2021-11-28 05:44
verilog代码问题 新人帖
作者:小花321 2021-11-28 小花321 / 2021-11-28 05:32
前端做综合的时候set_clock_transition设定问题 新人帖
作者:xbllzf 2021-11-28 xbllzf / 2021-11-28 05:24
请问异步FIFO中为什么需要使用格雷码来表示指针呢
作者:come_on_sn 2021-11-28 come_on_sn / 2021-11-28 05:11
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SYNOPSYs的DC综合工具的一个经典综合约束脚本
作者:icetea1999 2021-11-27 icetea1999 / 2021-11-27 21:26
Synopsys DC(Design Compiler) User Guide
作者:staroad2013 2021-11-27 staroad2013 / 2021-11-27 21:22
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